Dan NICULA

LIMBAJE DE DESCRIERE HARDWARE



Evaluare | Curs | Laborator | Proiect | Bibliografie | Pentru studenti


Generalitati

Cursul de "LIMBAJE DE DESCRIERE HARDWARE" urmeaza cursului de "ELECTRONICA DIGITALA" si are ca scop prezentarea modului de descriere textuala a circuitelor digitale, in scopul modelarii, simularii, sintezei si a implementarii sistemelor digitale complexe. Cursul este axat pe limbajul Verilog insa face analogii cu limbajul VHDL.
Partea aplicativa isi propune dezvoltarea unor cunostinte operative folosite la proiectarea circuitelor integrate digitale.

Evaluare

Criterii de evaluare (Electronica Aplicata) Metode de evaluare Pondere din nota finala
Tema de casa 1 - laborator: modelul HDL al unui bloc digital. Prezentarea codului si a documentatiei asociate, intr-o sedinta de laborator programata la mijlocul semestrului. Neprezentarea la timp a temei determina depunctarea.
20%
Tema de casa 2 - laborator: modelul HDL al unui sistem digital. Prezentarea codului si a documentatiei asociate, intr-o sedinta de laborator programata in ultima saptamana a semestrului. Neprezentarea la timp a temei determina depunctarea.
20%
Prezentare proiect: modelul HDL al unui sistem digital. Prezentarea codului si a documentatiei asociate, intr-o sedinta de laborator programata in ultima saptamana a semestrului. Neprezentarea la timp a temei determina depunctarea.
40%
Examen: modelul HDL al sistemelor digitale. Examen scris.
20%

Criterii de evaluare (Calculatoare) Metode de evaluare Pondere din nota finala
Tema de casa 1 - laborator: modelul HDL al unui bloc digital. Prezentarea codului si a documentatiei asociate, intr-o sedinta de laborator programata la mijlocul semestrului. Neprezentarea la timp a temei determina depunctarea.
30%
Tema de casa 2 - laborator: modelul HDL al unui sistem digital. Prezentarea codului si a documentatiei asociate, intr-o sedinta de laborator programata in ultima saptamana a semestrului. Neprezentarea la timp a temei determina depunctarea.
30%
Prezentare proiect: modelul HDL al unui sistem digital. Prezentarea codului si a documentatiei asociate, intr-o sedinta de laborator programata in ultima saptamana a semestrului. Neprezentarea la timp a temei determina depunctarea.
40%
Un numar mai mare de 3 absente la laborator determina nepromovarea disciplinei.


Curs


Laborator

  1. Notiuni introductive.
  2. Simularea modelelor HDL cu ModelSim (cod)
  3. Etapele simularii cu ModelSim (1) (cod)
  4. Etapele simularii cu ModelSim (2) (cod)
  5. Modelarea circuitelor combinationale (1) (cod)
  6. Modelarea circuitelor combinationale (2) (cod)
  7. Modelarea circuitelor secventiale (cod)
  8. Modelarea automatelor sincron (cod)
  9. Modelarea si testarea registrelor (cod)
  10. Colocviul 1
  11. Rezolvare TEMA 2 (1)
  12. Rezolvare TEMA 2 (2)
  13. Modelarea memoriilor (cod)
  14. Colocviul 2

Tema de casa 1

Sa se modeleze in Verilog si sa se simuleze functionarea circuitul primit, pornind de la descrierea sa si simbolul bloc.

  1. Up/Down Binary Counter with Dynamic Count-to Flag DW03_bictr_dcnto
  2. Up/Down Binary Counter with Static Count-to Flag DW03_bictr_scnto
  3. Shift Register DW03_shftreg
  4. Up/Down Binary Counter with Output Decode DW03_bictr_decode
  5. Gray Code Counter DW03_cntr_gray
  6. LFSR Counter with Dynamic Count-to Flag DW03_lfsr_dcnto
  7. LFSR Counter with Static Count-to Flag DW03_lfsr_scnto
  8. LFSR Counter with Loadable Data Input DW03_lfsr_load
  9. LFSR Up/Down Counter DW03_lfsr_updn
  10. Up/Down Counter DW03_updn_ctr

Cerinte

  1. Descrierea Verilog a unui modul care modeleaza comportamental circuitul.
  2. Descrierea Verilog a unui modul care genereaza un set de vectori de test pentru circuit (test-bench).
  3. Descrierea Verilog a unui mediu de simulare (test) in care se vor instantia doua componente: Reprezentarile grafice (desen de mana!) ale unitatilor de proiectare descrise.
  4. Descrierea Verilog a unui modul care modeleaza structural circuitul. In structura se vor instantia numai porti elementare si bistabile D. Desenul (de mana!) al structurii propuse.

Recomandari

Predare si sustinere

Termen de predare: saptamana a 10-a.
Depasirea termenului de predare se penalizeaza cu 1 punct/saptamana.
Termen maxim de predare: saptamana a 14-a.
Sustinerea va avea loc in saptamana a 10-a.
Tema de casa se evalueaza cu note de la 1 la 10, nota de promovare fiind 5.

Tema de casa 2

Sa se modeleze in Verilog un circuit de inmultire/impartire secventiala. Sistemul va fi partajat in cale de date si cale de control.
Simbolul circuitului de inmultire/impartire

Descrierea porturilor
 Denumire port Sens Dim. [biti] Semnificatie
op1 in 8 Intrare pe 8 biti reprezentand primul operand
op2 in 8 Intrare pe 8 biti reprezetand cel de-al doilea operand
rezultat out 16 Iesire pe 16 biti reprezentand rezultatul (produs pe 16 biti, la inmultire, cat si rest pe cite 8 biti, la impartire)
start in 1 Semnal pentru startul operatiei de inmultire/impartire
valid out 1 Iesire care indica existenta rezultatului valid al operatiei de inmultire/impartire
reset_n in 1 Semnal de reset asincron, activ in 0
ck in 1 Semnal de ceas
Se vor utiliza urmatorii algoritmi de inmultire/impartire.

Cerinte

  1. Schema bloc a caii de date (desen de mana, obligatoriu!).
  2. Schema bloc a caii de control (desen de mana, obligatoriu!).
  3. Descrierea Verilog a unui modul care modeleaza comportamental circuitul.
  4. Descrierea Verilog a unui modul care genereaza un set de vectori de test pentru circuit (test-bench).
  5. Descrierea Verilog a unui mediu de simulare (test) in care se vor instantia doua componente: Reprezentarile grafice ale unitatilor de proiectare descrise.
  6. Structura rezultata prin sinteza.

Recomandari

Redactarea temei de casa pe calculator NU este obligatorie.
Desenele cu structurile caii de date si a celei de control se vor realiza (obligatoriu!) de mana (NU cu calculatorul).

Predare si sustinere

Termen de predare: saptamana a 14-a.
Nepredarea temei la timp determina nepromovarea disciplinei.
Sustinerea va avea loc in saptamana a 14-a.
Tema de casa se evalueaza cu note de la 1 la 10, nota de promovare fiind 5.

Proiect: Generator de semnal digital

Termen de predare si sustinere: saptamana a 14-a.
Nepredarea proiectului la timp determina nepromovarea disciplinei.
Sustinerea va avea loc in saptamana a 14-a.
Proiectul se evalueaza cu note de la 1 la 10, nota de promovare fiind 5.

Bibliografie


Pentru studenti