Dan NICULA
ELECTRONIC
˘
A DIGITAL
˘
A
Carte de ˆınat¸˘atur˘a 2.0
Editura Universit˘at¸ii TRANSILVANIA din Bra¸sov
ISBN 978-606-19-0563-8
2015
284 LECT¸ IA 20. Subiecte de examen
20.4 Subiect 2013 - 1
1.
ˆ
Intreb˘ari [2pct]
[0.2] Definit¸i not¸iunea de ”ROM”.
[0.2] ”Sumator complet de 1 bit”: num˘ar de intr˘ari, num˘ar de ie¸siri, simbol, funct¸ie de transfer, funct¸ionare,
aplicat¸ii.
[0.2] Care este lungimea maxim˘a a ciclului unui circuit LFSR (Linear Feedback Shift Register) de 8 bit¸i?
Justificat¸i aspunsul.
[0.5] Realizat¸i urm˘atoarele conversii ¸si explicat¸i metoda folosit˘a:
372|
8
=?|
2
=?|
10
=?|
16
[0.5] Realizat¸i operat¸ia 97 + (28) cu numere reprezentate ˆın complement fat¸˘a de 2 pe 8 bit¸i.
[0.6] Minimizat¸i funct¸ia, utilizˆand diagrame V-K:
F (A, B, C, D) =
(0, 2, 4, 5, 6, 7, 8, 10, 13, 15)
2. Circuite logice combinat¸ionale [2pct]
Se consider˘a funct¸ia:
F (A, B, C, D) =
(5, 6, 7, 8, 9, 10, 13, 14, 15) + d(0, 11)
[0.5] Minimizat¸i funct¸ia logic˘a ¸si implementat¸i-o cu port¸i NAND.
[0.5] Evaluat¸i ”costul” implement˘arii.
[0.5] Propunet¸i o solut¸ie de eliminare a hazardului combinat¸ional ¸si evaluat¸i costul suplimentar al acesteia.
[0.5] Implementat¸i funct¸ia cu MUX 8:1 ¸si un num˘ar minim de p ort¸i logice suplimentare.
3. Analiza circuitelor logice secvent¸iale [2pct]
Se consider˘a circuitul din figur˘a. La o ie¸sire se observ˘a forma de und˘a prezentat˘a. a se determine formele de
und˘a ale semnalelor de la ie¸sirile celorlalte bistabile.
[1.5] Forme de und˘a.
[0.5] Justific˘ari
4. Sinteza circuitelor logice secvent¸iale [2pct]
Se consider˘a organigrama:
20.4. Subiect 2013 - 1 285
[0.5] Determinat¸i schema bloc a automatului ¸si precizat¸i caracteristicile acestuia.
[1.0] Implementat¸i automatul cu codificarea st˘arilor ”one-hot”.
[0.5] Justificat¸i implementarea.
5. Proiectare sistem digital [1pct]
Proiectat¸i un sistem secvent¸ial sincron cu o intrare X ¸si o ie¸sire Z.
ˆ
Intre dou˘a pulsuri pe intrare exist˘a o pauz˘a
de minimum 3 perioade de ceas. Ie¸sirea Z are ˆıntotdeauna at¸imea un num˘ar par de perioade de ceas.
Dac˘a at¸imea pulsului X este un num˘ar par de perioade de ceas, atunci Z este la fel ca X.
Dac˘a at¸imea pulsului X este un num˘ar impar de perioade de ceas, atunci pulsul pe ie¸sirea Z este cu o perioad˘a
mai lat decˆat cel de pe intrarea X.
Formele de und˘a ¸si temporizarea sunt prezentate ˆın figur˘a.
286 LECT¸ IA 20. Subiecte de examen
20.5 Subiect 2013 - 2
1.
ˆ
Intreb˘ari [2pct]
[0.2] Definit¸i not¸iunea de ”automat cu st˘ari codate one-hot”.
[0.2] ”Bistabil JK”: num˘ar de intr˘ari, num˘ar de ie¸siri, simbol, funct¸ie de transfer, funct¸ionare, aplicat¸ii.
[0.2] Cu at cre¸ste dimensiunea memoriei la implementarea unui bit de paritate pentru fiecare byte, la o
memorie de 2K x 16?
[0.5] Realizat¸i operat¸ia 75 + (74) cu numere reprezentate ˆın complement fat¸˘a de 2 pe 8 bit¸i.
[0.6] Minimizat¸i funct¸ia, utilizˆand diagrame V-K:
F (A, B, C, D) =
(1, 3, 9, 11, 12, 13, 14, 15)
2. Circuite logice combinat¸ionale [2pct]
Se consider˘a funct¸ia:
F (A, B, C, D) =
(1, 2, 3, 5, 7, 10, 13, 14, 15) + d(6, 8)
[0.5] Minimizat¸i funct¸ia logic˘a ¸si implementat¸i-o cu port¸i NAND.
[0.5] Evaluat¸i ”costul” implement˘arii.
[0.5] Propunet¸i o solut¸ie de eliminare a hazardului combinat¸ional ¸si evaluat¸i costul suplimentar al acesteia.
[0.5] Implementat¸i funct¸ia cu MUX 8:1 ¸si un num˘ar minim de p ort¸i logice suplimentare.
3. Analiza circuitelor logice secvent¸iale [2pct]
Se consider˘a circuitul din figur˘a. La o ie¸sire se observ˘a forma de und˘a prezentat˘a. a se determine formele de
und˘a ale semnalelor de la ie¸sirile celorlalte bistabile.
[1.5] Forme de und˘a.
[0.5] Justific˘ari
4. Sinteza circuitelor logice secvent¸iale [2pct]
Se consider˘a organigrama:
20.5. Subiect 2013 - 2 287
[0.2] Determinat¸i schema bloc a automatului ¸si precizat¸i caracteristicile acestuia.
[0.3] Determinat¸i tabelul de tranzit¸ii.
[0.5] Deducet¸i ecuat¸iile st˘arii viitoare ¸si ale ie¸sirilor.
[0.8] Implementat¸i automatul cu bistabile D ¸si un num˘ar minim de p ort¸i NAND.
[0.2] Realizat¸i init¸ializarea automatului ˆın starea precizat˘a.
5. Proiectare sistem digital [1pct]
Proiectat¸i un sistem secvent¸ial sincron cu o intrare X care este constant˘a un num˘ar de maximum 7 perioade
de ceas. Dup˘a fiecare puls (X = 1) al intr˘arii, pe ie¸sirea Z (3 bit¸i) se prezint˘a at¸imea pulsului exprimat˘a ˆın
perioade de ceas.
Formele de und˘a ¸si temporizarea sunt prezentate ˆın figur˘a.
288 LECT¸ IA 20. Subiecte de examen
20.6 Subiect 2013 - 3
1.
ˆ
Intreb˘ari [2pct]
[0.2] Definit¸i not¸iunea de ”timp de setup”.
[0.2] ”Num˘ar˘ator presetabil de 4 bit¸i”: num˘ar de intr˘ari, num˘ar de ie¸siri, simbol, funct¸ie de transfer,
funct¸ionare, aplicat¸ii.
[0.2] Ce capacitate de memorie (exprimat˘a ˆın bit¸i) are o memorie RAM 1K x 16?
[0.5] Realizat¸i urm˘atoarele conversii ¸si explicat¸i metoda folosit˘a:
DEAD|
16
=?|
2
=?|
10
=?|
8
[0.3] Realizat¸i operat¸ia 40 + (40) cu numere reprezentate ˆın complement fat¸˘a de 2 pe 8 bit¸i.
[0.6] Minimizat¸i funct¸ia, utilizˆand diagrame V-K:
F (A, B, C, D) =
(0, 2, 5, 8, 9, 11, 12, 13)
2. Circuite logice combinat¸ionale [2pct]
Se consider˘a funct¸ia:
F (A, B, C, D) =
(0, 1, 5, 7, 8, 9, 14, 15)
[0.5] Minimizat¸i funct¸ia logic˘a ¸si implementat¸i-o cu port¸i NAND.
[0.5] Evaluat¸i ”costul” implement˘arii.
[0.5] Propunet¸i o solut¸ie de eliminare a hazardului combinat¸ional ¸si evaluat¸i costul suplimentar al acesteia.
[0.5] Implementat¸i funct¸ia cu MUX 8:1 ¸si un num˘ar minim de port¸i logice suplimentare.
3. Analiza circuitelor logice secvent¸iale [2pct]
Se consider˘a circuitul logic secvent¸ial prezentat ˆın figur˘a.
[0.4] Determinat¸i funct¸iile logice ale bistabilelor JK.
[1.0] Construit¸i tabelul de tranzit¸ii al automatului.
[0.6] Construit¸i graful de tranzit¸ii al automatului.
4. Sinteza circuitelor logice secvent¸iale [2pct]
Se consider˘a organigrama:
20.6. Subiect 2013 - 3 289
[0.2] Determinat¸i schema bloc a automatului ¸si precizat¸i caracteristicile acestuia.
[0.3] Determinat¸i tabelul de tranzit¸ii.
[0.5] Deducet¸i ecuat¸iile st˘arii viitoare ¸si ale ie¸sirilor.
[0.8] Implementat¸i automatul cu bistabile D ¸si un num˘ar minim de port¸i NAND.
[0.2] Realizat¸i init¸ializarea automatului ˆın starea precizat˘a.
5. Proiectare sistem digital [1pct]
Proiectat¸i un sistem secvent¸ial sincron cu o intrare X. Pauza maxim˘a ˆıntre dou˘a pulsuri consecutive pe X este
de 7 perioade de ceas. Dup˘a fiecare pauz˘a pe intrarea X, ie¸sirea Z (3 bit¸i) prezina durata pauzei (exprimat˘a ˆın
perioade de ceas).
Formele de und˘a ¸si temporizarea sunt prezentate ˆın figur˘a.
290 LECT¸ IA 20. Subiecte de examen
20.7 Subiect 2013 - 4
1.
ˆ
Intreb˘ari [2pct]
[0.2] Definit¸i not¸iunea de ”margine de zgomot”.
[0.2] ”Multiplexor 8:1”: num˘ar de intr˘ari, num˘ar de ie¸siri, simbol, funct¸ie de transfer, funct¸ionare, aplicat¸ii.
[0.2] Care este cel mai mare num˘ar pozitiv, exprimat ˆın complement fat¸˘a de 2 care se poate reprezenta 4
bytes?
[0.5] Realizat¸i urm˘atoarele conversii ¸si explicat¸i metoda folosit˘a:
DAC|
16
=?|
2
=?|
10
=?|
8
[0.3] Realizat¸i operat¸ia 58 + (42) cu numere reprezentate ˆın complement fat¸˘a de 2 pe 8 bit¸i.
[0.6] Minimizat¸i funct¸ia, utilizˆand diagrame V-K:
F (A, B, C, D) =
(3, 4, 6, 7, 9, 12, 13, 14, 15)
2. Circuite logice combinat¸ionale [2pct]
Se consider˘a funct¸ia:
F (A, B, C, D) =
(0, 1, 2, 5, 6, 7, 15)
[0.5] Minimizat¸i funct¸ia logic˘a ¸si implementat¸i-o cu port¸i NAND.
[0.5] Evaluat¸i ”costul” implement˘arii.
[0.5] Propunet¸i o solut¸ie de eliminare a hazardului combinat¸ional ¸si evaluat¸i costul suplimentar al acesteia.
[0.5] Implementat¸i funct¸ia cu MUX 8:1 ¸si un num˘ar minim de port¸i logice suplimentare.
3. Analiza circuitelor logice secvent¸iale [2pct]
Explicat¸i comportamentul circuitului prezentat ˆın figur˘a.
[1.0] Forme de und˘a ˆın nodurile circuitului.
[1.0] Descrierea funct¸ion˘arii circuitului. Aplicat¸ii.
4. Sinteza circuitelor logice secvent¸iale [2pct]
Se consider˘a graful de tranzit¸ii:
20.7. Subiect 2013 - 4 291
[0.2] Determinat¸i schema bloc a automatului ¸si precizat¸i caracteristicile acestuia.
[0.3] Determinat¸i tabelul de tranzit¸ii.
[0.5] Deducet¸i ecuat¸iile st˘arii viitoare ¸si ale ie¸sirilor.
[0.8] Implementat¸i automatul cu bistabile D ¸si un num˘ar minim de port¸i NAND.
[0.2] Realizat¸i init¸ializarea automatului ˆın starea cu ie¸sire 10.
5. Proiectare sistem digital [1pct]
Proiectat¸i un sistem secvent¸ial sincron cu o intrare X.
La fiecare front pozitiv al semnalului de intrare X la ie¸sirea Z apare un puls.
La fiecare front negativ al semnalului de intrare X la ie¸sirea Z apar dou˘a pulsuri consecutive.
Formele de und˘a ¸si temporizarea sunt prezentate ˆın figur˘a.
292 LECT¸ IA 20. Subiecte de examen
20.8 Subiect 2013 - 5
1.
ˆ
Intreb˘ari [2pct]
[0.2] Definit¸i not¸iunea de ”graf de tranzit¸ii”.
[0.2] ”Decodificator de 2 bit¸i”: num˘ar de intr˘ari, num˘ar de ie¸siri, simbol, funct¸ie de transfer, funct¸ionare,
aplicat¸ii.
[0.2] Care este cel mai mare num˘ar binar, exprimat pe 16 bit¸i? Care este echivalentul au ˆın baza 10? Dar
ˆın baza 16?
[0.5] Realizat¸i operat¸ia 28 + (29) cu numere reprezentate ˆın complement fat¸˘a de 2 pe 8 bit¸i.
[0.3] Scriet¸i num˘arul 123 reprezentat pe 8 bit¸i, ca arime ¸si semn, ˆın complement fat¸˘a de ¸si ˆın complement
fat¸˘a de 2.
[0.6] Minimizat¸i funct¸ia, utilizˆand diagrame V-K:
F (A, B, C, D) =
(0, 2, 4, 5, 6, 7, 8, 10, 13, 14, 15)
2. Circuite logice combinat¸ionale [2pct]
Se consider˘a funct¸ia:
F (A, B, C, D) =
(2, 3, 8, 9, 10, 11)
[0.5] Minimizat¸i funct¸ia logic˘a ¸si implementat¸i-o cu port¸i NAND.
[0.5] Evaluat¸i ”costul” implement˘arii.
[0.5] Propunet¸i o solut¸ie de eliminare a hazardului combinat¸ional ¸si evaluat¸i costul suplimentar al acesteia.
[0.5] Implementat¸i funct¸ia cu MUX 8:1 ¸si un num˘ar minim de port¸i logice suplimentare.
3. Analiza circuitelor logice secvent¸iale [2pct]
Explicat¸i comportamentul circuitului prezentat ˆın figur˘a.
[1.0] Forme de und˘a ˆın nodurile circuitului.
[1.0] Descrierea funct¸ion˘arii circuitului. Aplicat¸ii.
4. Sinteza circuitelor logice secvent¸iale [2pct]
Se consider˘a graful de tranzit¸ii:
[0.2] Determinat¸i schema bloc a automatului ¸si precizat¸i caracteristicile acestuia.
[0.3] Determinat¸i tabelul de tranzit¸ii.
[0.5] Deducet¸i ecuat¸iile st˘arii viitoare ¸si ale ie¸sirilor.
[0.8] Implementat¸i automatul cu bistabile D ¸si un num˘ar minim de port¸i NAND.
20.8. Subiect 2013 - 5 293
[0.2] Realizat¸i init¸ializarea automatului ˆın starea cu ie¸sire 10.
5. Proiectare sistem digital [1pct]
Proiectat¸i un sistem secvent¸ial sincron cu o intrare X.
La fiecare front pozitiv al semnalului de intrare X la ie¸sirea Z apare un puls cu at¸ime de dou˘a perioade de ceas.
La fiecare front negativ al semnalului de intrare X la ie¸sirea Z apar dou˘a pulsuri consecutive.
Formele de und˘a ¸si temporizarea sunt prezentate ˆın figur˘a.
Solut¸ie
Evenimentele care determin˘a aparit¸ia pulsurilor la ie¸sirea Z sunt determinate de fronturile semnalului de intrare
X. X d1 este versiunea ˆıntˆarziat˘a cu un tact a intr˘arii (semnal obt¸inut la ie¸sirea unui bistabil D avˆand la intrare
X). Semnalul Xp semnaleaz˘a aparit¸ia unui front pozitiv pe semnalul X prin funct¸ia S¸I ˆıntre X ¸si X d1. Xp d1
este Xp ˆıntˆarziat cu un tact. Zp, pulsul generat pe ie¸sire la frontul pozitiv al intr˘arii, se obt¸ine din funct¸ia OR
ˆıntre Xp ¸si Xp d1, ˆınarziat˘a printr-un bistabil (pentru respectarea temporiz˘arii impuse).
Semnalul Xn semnaleaz˘a aparit¸ia unui front negativ pe semnalul X prin funct¸ia S¸I ˆıntre X ¸si X d1. Xn d1 ¸si
Xn d2 sunt Xn ˆıntˆarziat cu unul, respectiv dou˘a tacte. Zn, pulsul generat p e ie¸sire la frontul negativ al intr˘arii,
se obt¸ine din funct¸ia OR ˆıntre Xn ¸si Xn d2, conform formei de und˘a ¸si a temporiz˘arii impuse.
ˆ
In final, ie¸sirea Z se obt¸ine prin funct¸ia OR ˆıntre Zp ¸si Zn.
Formele de und˘a ce caracterizeaz˘a circuitul proiectat sunt:
Circuitul cu bistabile care implementeaz˘a funct¸ionalitatea impus˘a este prezentat ˆın continuare.
294 LECT¸ IA 20. Subiecte de examen
20.9 Subiect 2014
1.
ˆ
Intreb˘ari [2pct]
[0.5]
Definit¸i not¸iunea de
”poart˘a logic˘a ˆın 3 st˘ari”
. Funct¸ionare, simbol, aplicat¸ii.
[0.5] Definit¸i not¸iunea de ”multiplexor 2:1”.
[0.5] Realizat¸i operat¸ia 14 + (29) cu numere reprezentate ˆın complement fat¸˘a de 2 pe 8 bit¸i.
Solut¸ie
14|
10
= 1110|
2
= 0000 1110|
2
= 0000 1110|
C2
29|
10
= 11101|
2
= 0001 1101|
2
29|
10
= 0001 1101 + 1 = 1110 0011|
C2
0000_1110+
1110_0011
-----------
1111_0001
Rezultatul este un num˘ar negativ.
1111 0001 + 1 = 0000 1110 + 1 = 0000 1110|
2
= 15|
10
Deci, operat¸ia binar˘a de mai sus este asociat˘a operat¸iei ˆın baza 10:
14 + (29) = (15).
[0.5] Minimizat¸i funct¸ia, utilizˆand diagrame V-K:
F (A, B, C, D) =
(5, 6, 7, 8, 9, 13, 14, 15)
Solut¸ie
Diagrama V-K asociat˘a funct¸iei este:
Dup˘a definirea suprafet¸elor, se obt¸ine forma minim˘a:
F (A, B, C, D) = B · C + B · D + A · B · C
2. Circuite logice combinat¸ionale [2pct]
Se consider˘a funct¸ia:
F (A, B, C, D) =
(4, 6, 7, 12, 15) + d(3, 5, 10)
[0.5] Minimizat¸i funct¸ia logic˘a ¸si implementat¸i-o cu port¸i NAND.
[0.5] Evaluat¸i ”costul” implement˘arii.
[0.5] Propunet¸i o solut¸ie de eliminare a hazardului combinat¸ional ¸si evaluat¸i costul suplimentar al acesteia.
[0.5] Implementat¸i funct¸ia cu un DMUX 1:8, un MUX 2:1 ¸si dou˘a port¸i logice de maximum 4 intr˘ari.
Solut¸ie
Diagrama V-K:
20.9. Subiect 2014 295
Implementarea cu port¸i NAND este:
Expresia minimizat˘a: F (A, B, C, D) = A · B + B · C · D + B · C · D
Necesar de port¸i logice:
1 NAND x 2 = 2 intr˘ari
3 NAND x 3 = 9 intr˘ari
3 NOT x 1 = 3 intr˘ari
Total: 7 port¸i (14 intr˘ari)
Implementarea funct¸iei nu prezint˘a hazard combinat¸ional deoarece forma minim˘a se obt¸ine cu 3 suprafet¸e ce se
suprapun una cu alta (nu sunt disjuncte ¸si adiacente).
Ideile care stau la baza implement˘arii funct¸iei cu resursele impuse sunt:
un circuit DMUX 1:8 genereaz˘a tot¸i mintermii asociat¸i la 3 variabile de intrare;
ˆımpreun˘a cu dou˘a port¸i logice SAU/SAU-NU de maximum 4 intr˘ari se pot implementa orice dou˘a funct¸ii
cu 3 intr˘ari;
cu circuitul MUX 2:1, pe baza celei de-a patra intr˘ari, se poate selecta una dintre ie¸sirile celor dou˘a port¸i
(funct¸ii de 3 intr˘ari).
Pentru implementare, funct¸ia trebuie prelucrat˘a analitic pentru a se pune sub forma:
F (A, B, C, D) = A · H
0
(B, C, D) + A · H
1
(B, C, D)
ˆ
In cazul particular:
F (A, B, C, D) =
(4, 6, 7, 12, 15) = A · B · C · D + A · B · C · D + A · B · C · D + A · B · C · D + A · B · C · D =
= A · (B · C · D + B · C · D + B · C · D) + A · (B · C · D + B · C · D) =
Rezult˘a:
H
0
(B, C, D) = B · C · D + B · C · D + B · C · D =
(4, 6, 7)
H
1
(B, C, D) = B · C · D + B · C · D =
(4, 7)
Implementarea este:
296 LECT¸ IA 20. Subiecte de examen
3. Analiza circuitelor logice secvent¸iale [2pct]
Analizat¸i circuitul prezentat:
[1.0] Schema bloc a automatului, cu precizarea num˘arului de intr˘ari, num˘arului de ie¸siri, num˘arului de
st˘ari ¸si al tipului automatului.
[0.5] Organigrama automatului.
[0.5] Forme de und˘a generate de automat.
Solut¸ie
Circuitul prezentat este un circuit logic secvent¸ial ce cont¸ine dou˘a bistabile D. Deci, num˘arul maxim de st˘ari ale
circuitului este 4. Circuitul nu prezint˘a intr˘ari de date ¸si are 3 ie¸siri Y
2
, Y
1
, Y
0
. Este un automat de tip Moore
(nu are intr˘ari, ie¸sirea depinde exclusiv de starea prezent˘a). Schema bloc a automatului este:
20.9. Subiect 2014 297
Starea prezent˘a este determinat˘a de ie¸sirile bistabilelor, Q
1
, Q
0
. Starea viitoare este determinat˘a de intr˘arile
bistabilelor, D
1
, D
0
. Ecuat¸iile st˘arilor viitoare sunt deduse din circuit:
D
1
= Q
0
D
0
= Q
1
· Q
0
Ecuat¸iile ie¸sirilor sunt deduse din circuit:
Y
2
= Q
1
· Q
0
Y
1
= Q
0
Y
0
= Q
1
· Q
0
Cu ajutorul ecuat¸iilor, se poate deduce tabelul de tranzit¸ii. Tabelul se completeaz˘a astfel:
se completeaz˘a coloana st˘arilor prezente cu codurile tuturor celor 4 st˘ari posibile;
pe baza ecuat¸iilor D
1,0
(Q
1,0
) se completeaz˘a coloanele st˘arilor viitoare;
pe baza ecuat¸iilor Y
2,1,0
(Q
1,0
) se completeaz˘a coloanele ie¸sirilor.
Stare prezent˘a Stare viitoare Ie¸siri
Q
1
Q
0
D
1
D
0
Y
2
Y
1
Y
0
0 0 0 1 1 0 0
0 1 1 0 0 1 0
1 0 0 0 0 0 0
1 1 1 0 0 1 1
Organigrama automatului se poate deduce din tabelul de tranzit¸ii. Organigrama prezint˘a 4 st˘ari. Trecerea
dintr-o stare ˆın alta se face necondit¸ionat, conform tabelului de tranzit¸ii. Conform tabelului de tranzit¸ii, din
starea 00 se trece necondit¸ionat ˆın starea 01, din 01 ˆın 10, din 10 ˆın 00 ¸si din 11 ˆın 10.
Ie¸sirile sunt active ˆın st˘arile corespunz˘atoare prezente ˆın tabel. Y
2
este activ˘a ˆın starea 00, Y
1
este activ˘a ˆın
st˘arile 01 ¸si 11 iar Y
0
este activ˘a ˆın starea 11.
Organigrama automatului este:
Automatul prezint˘a 3 st˘ari ˆıntre care evolueaz˘a ciclic, 00, 01, 10.
ˆ
In cazul a automatul se init¸ializeaz˘a ˆın starea
11, urmeaz˘a starea 10 ¸si ciclul se reia. Forme de und˘a generate de automat pot descrise complet dac˘a se
porne¸ste din starea 11. Urmeaz˘a st˘arile 10, 00, 01, 10, 00, ....
4. Sinteza circuitelor logice secvent¸iale [2pct]
Se consider˘a organigrama:
298 LECT¸ IA 20. Subiecte de examen
[0.5] Determinat¸i schema bloc a automatului ¸si precizat¸i caracteristicile acestuia.
[0.2] Codificat¸i st˘arile cu un num˘ar minim de bit¸i.
[1.0] Implementat¸i automatul cu bistabile D ¸si port¸i NAND.
[0.3] Init¸ializat¸i automatul ˆın starea impus˘a.
Solut¸ie
Organigrama prezina 4 simboluri de stare. Deci, automatul are 4 st˘ari ce p ot codificate cu un num˘ar de
minimum 2 bit¸i de cod.
ˆ
In simbolurile de decizie apare numele unei singure intr˘ari X. Numele ie¸sirilor apar ˆın
simbolurile st˘arilor (ie¸siri dependente exclusiv de stare) sau ˆın simbolurile de ie¸sire imediat˘a (ie¸siri dependente
atˆat de stare at ¸si de intrare). Exist˘a dou˘a ie¸siri, Z
1
dependena de stare ¸si Z
2
dependena ¸si de stare ¸si de
intrare. Deci, este un automat Mealy.
Schema bloc a automatului este:
Cele 4 st˘ari se pot codifica cu minimum 2 bit¸i astfel: a = 00, b = 01, c = 10, d = 11. Codurile se aleg astfel
ˆıncˆat a nu existe dou˘a st˘ari cu acela¸si cod.
Pentru implementare, se determin˘a tabelul de tranzit¸ii pe baza organigramei. Fiecare tranzit¸ie ˆıntre dou˘a st˘ari
din organigram˘a va genera o linie ˆın tabelul de tranzit¸ii.
Intrare Stare prezent˘a Stare viitoare Ie¸siri
X Q
1
Q
0
D
1
D
0
Z
2
Z
1
0 a 0 0 c 1 0 0 0
1 a 0 0 a 0 0 0 0
- b 0 1 d 1 1 0 1
0 c 1 0 c 1 0 1 0
1 c 1 0 b 0 1 0 0
0 d 1 1 d 1 1 1 1
1 d 1 1 a 0 0 0 1
20.9. Subiect 2014 299
Funct¸iile de tranzit¸ie ale st˘arii D
1,0
(Q
1
, Q
0
, X) ¸si funct¸iile ie¸sirilor Z
2
(Q
1
, Q
0
, X) ¸si Z
1
(Q
1
, Q
0
) se minimizeaz˘a
utilizˆand diagrame V-K:
Se obt¸in expresiile:
D
1
= X + Q
1
· Q
0
D
0
= X · Q
0
+ Q
1
· Q
0
+ X · Q
1
· Q
0
Z
1
= Q
0
Z
2
= X · Q
1
Implementarea prezint˘a dou˘a bistabile pentru cei 2 bit¸i de cod ai st˘arii prezente ¸si port¸i logice pentru logica de
stare ¸si cea a ie¸sirilor.
Circuitul se init¸ializeaz˘a ˆın starea a prin resetarea ambelor bistabile (aducerea ˆın starea init¸ial˘a 00, cod ce
corespunde st˘arii a). Circuitul care genereaz˘a pulsul de init¸ializare a bistabilelor (reset) este un circuit RC
care produce un puls de scurt˘a durat˘a, dup˘a aplicarea tensiunii de alimentare. at¸imea pulsului de reset este
determinat˘a de produsul R·C. Circuitul RC de init¸ializare ¸si formele de und˘a ale tensiunilor ¸si curenilor asociate
acestuia sunt prezentate ˆın continuare.
300 LECT¸ IA 20. Subiecte de examen
Tensiunea de alimentare V
DD
este aplicat˘a la momentul t = 0. Condensatorul ˆıncepe a se ˆıncarce. Tensiunea
pe condesator cre¸ste de la 0 la valoarea maxim˘a. Viteza de cre¸stere a V
C
este dependent˘a de produsul R · C
(dac˘a R este mare, condensatorul se ˆıncarc˘a mai lent, dac˘a C este mare condensatorul se ˆıncarc˘a cu o sarcin˘a
mai mare).
Tensiunea pe rezistent¸˘a V
R
se deduce din legea lui Kirchoff, V
DD
= V
R
+ V
C
¸si prezint˘a un salt la momentul
init¸ial t = 0 apoi descre¸ste spre 0 (cˆand condensatorul este ˆınc˘arcat la maximum V
C
= V
DD
¸si V
R
= V
DD
V
C
=
V
DD
V
DD
= 0).
Forma de und˘a a curentului de ˆınc˘arcare a condensatorului I
R
este similar˘a cu forma de und˘a a tensiunii prin
rezistent¸˘a, conform legii lui Ohm I
R
= V
R
/R.
Tensiunea pe condensator se aplic˘a la intrarea unei port¸i inversoare (trigger Schmitt) care neag˘a ¸si formateaz˘a
impulsul aplicat pe intr˘arile de reset asincron ale bistabilelor. at¸imea impulsului de reset este dependena de
produsul R · C ¸si de tensiunea de prag de comutare a port¸ii inversoare V
th
.
Dac˘a este nevoie de o comand˘a manual˘a pentru resetarea automatului, circuitul RC se poate modifica prin
ad˘augarea unui buton cu revenire ¸si a unei rezistent¸e.
Dac˘a se dore¸ste init¸ializarea bistabilelor ˆın starea 0, impulsul de reset se aplic˘a pe intrare de set S a bistabilului,
intrarea asincron˘a de reset fiind inactivat˘a R = 0 (conenctat˘a la mas˘a).
20.9. Subiect 2014 301
5. Proiectare sistem digital [1pct]
[1.0] Proiectat¸i un sistem secvent¸ial sincron cu o intrare X care prezint˘a maximum 15 perioade de ceas
ˆıntre dou˘a fronturi cresc˘atoare consecutive. Dup˘a fiecare front cresc˘ator al intr˘arii X, pe ie¸sirea Z (4 bit¸i)
se prezint˘a durata ˆıntre ultimele dou˘a fronturi cresc˘atoare ale intr˘arii X (exprimat˘a ˆın perioade de ceas).
Formele de und˘a ¸si temporizarea sunt prezentate ˆın figur˘a.
Solut¸ie
Circuitul trebuie a numere ˆın sens cresc˘ator. Evenimentul care determin˘a re-init¸ializarea num˘ar˘atorului
ˆın starea 1 este determinat de aparit¸ia frontului cresc˘ator al semnalului de intrare X. Cu un circuit format
dintr-un bistabil ¸si port¸i logice se detecteaz˘a momentul aparit¸iei frontului cresc˘ator al intr˘arii X (X = 1
i X
d
= 0, unde s-a notat cu X
d
valoarea X ˆıntˆarziat˘a cu un tact). Acest puls se aplic˘a pe intrarea de
init¸ializare sincron˘a a num˘ar˘atorului LD ¸si determin˘a ˆınc˘arcarea num˘ar˘atorului cu 1.
La ie¸sirea Z se va prezenta ie¸sirea num˘ar˘atorului. Formele de und˘a rezultate ¸si circuitul proiectat sunt
prezentate ˆın continuare.