Dan NICULA
ELECTRONIC
˘
A DIGITAL
˘
A
Carte de ˆınat¸˘atur˘a 2.0
Editura Universit˘at¸ii TRANSILVANIA din Bra¸sov
ISBN 978-606-19-0563-8
2015
Lect¸ia 13
Latch-uri ¸si bistabile
13.1 Not¸iuni teoretice
Dac˘a se realizeaz˘a o bucl˘aˆıntre ie¸sirea ¸si intrarea unui circuit logic combinat¸ional, comportamentul acestuia se modific˘a.
Exist˘a dou˘a tipuri de comportamente a¸steptate, dependente de num˘arul de inversoare incluse ˆın bucla combinat¸ional˘a
(figura 13.1):
ˆ
In cazul unui num˘ar impar de inversoare, circuitul poate oscila ˆıntre dou˘a st˘ari instabile. Acest tip de compor-
tament este utilizat p entru realizarea circuitelor oscilatoare digitale (generatoare de semnal periodic, de ceas).
Perioada semnalului generat este dependendent˘a de procesul tehnologic, tensiunea de alimentare, temperatur˘a.
Din acest motiv, oscilatoarele realizate cu port¸i inversoare se utilizeaz˘a doar ˆın aplicat¸ii care nu necesit˘a o precizie
prea mare a parametrilor semnalului generat.
ˆ
In cazul unui num˘ar par de inversoare, circuitul poate a ˆı¸si astreze starea (s˘a o ”memoreze”) ¸si dup˘a disparit¸ia
stimulului de intrare. Acest tip de comportament este utilizat pentru realizarea circuitelor de memorare, capabile
a ret¸in˘a o informat¸ie dup˘a disparit¸ia acesteia de la intrarea circuitului.
a) b)
Figura 13.1 a) Bucl˘a combinat¸ional˘a cu num˘ar impar de inversoare (oscilator), b) Bucl˘a combinat¸ional˘a cu num˘ar par de
inversoare (memorarea st˘arii).
Pentru ca o bucl˘a realizat˘a peste un num˘ar par de inversoare a fie controlat˘a (impunerea din exterior a st˘arii
memorate) sunt necesare circuite suplimentare.
Figura 13.3 prezint˘a structurile latch-ului RS cu ceas ¸si ale latch-ului D.
a) b)
Figura 13.2 a) Latch RS cu ceas, b) Latch D cu ceas.
170 LECT¸ IA 13. Latch-uri ¸si bistabile
Latch-ul D avore¸ste datele primite pe intrarea D and ceasul se afl˘a pe palierul activ CK = 1 ¸si le ment¸ine pe
ie¸sirile Q ¸si Q pe durata palierului inactiv al ceasului CK = 0.
ˆ
In tab el s-a notat cu Q starea prezent˘a ¸si Q
+
starea viitoare a latch-ului. Dac˘a CK = 1, latch-ul copiaz˘a starea
intr˘arii D ¸si o ment¸ine pe durata palierului de ceas CK = 0.
CK Q
+
Act¸iune
1 D copiaz˘a intrarea, pe durata palierului activ, 1, al semnalului de ceas (latch-ul este deschis)
0 Q astreaz˘a starea, pe durata palierului inactiv, 0, al semnalului de ceas (latch-ul este blocat)
Bistabilul D (Delay) are ˆın structura sa dou˘a latch-uri ˆınseriate, conectate cu semnale de ceas complementare.
Din acest motiv, cele dou˘a latch-uri sunt deschise ¸si blocate ˆın contratimp, astfel ˆıncˆat bistabilul nu este deschis
decˆat ˆın momentul determinat de un front de ceas (momentul comut˘arii ˆıntre cele dou˘a st˘ari logice 0 ¸si 1). Bistabilul
santioneaz˘a datele primite pe intrarea D ˆın momentul frontului activ al ceasului CK = ¸si le ment¸ine pe ie¸sirile Q ¸si
Q pe toat˘a durata perioadei de ceas.
ˆ
In tabel s-a notat cu Q starea prezena ¸si Q
+
starea viitoare a bistabilului. Dac˘a CK =, bistabilul copiaz˘a starea
intr˘arii D ¸si o ment¸ine pe durata unei perioade de ceas.
CK D Q
+
Act¸iune
0 0 copiaz˘a intrarea, ˆın momentul frontului cresc˘ator al ceasului
1 1 copiaz˘a intrarea, ˆın momentul frontului cresc˘ator al ceasului
0/1 X Q astreaz˘a starea, ˆıntre dou˘a fronturi active ale ceasului
ˆ
Intr-un sistem sincron, bistabilul D ˆıntˆarzie semnalul ˆıntre intrare ¸si ie¸sire cu un tact. sa se justific˘a denumirea D
(Engl. ”Delay =
ˆ
Intˆarziere”). O aplicat¸ie a bistabilului D const˘a din realizarea unei linii de ˆıntˆarziere a semnalelor
cu un anumit num˘ar de perioade de tact.
Bistabilul D poate avea o intrare suplimentar˘a de validare a funct¸ion˘arii. Dac˘a E = 1 (Engl. ”Enable = a permite,
a valida”), bistabilul D cu validare funct¸ioneaz˘a ca un bistabil D convent¸ional. Altfel, dac˘a E = 0, bistabilul D cu
validare ˆı¸si astreaz˘a starea, indiferent de intrarea D . Tabelul ce descrie funct¸ionarea bistabilului D cu validare este
urm˘atorul:
CK E D Q
+
Act¸iune
1 0 0 copiaz˘a intrarea, ˆın momentul frontului cresc˘ator al ceasului
1 1 1 copiaz˘a intrarea, ˆın momentul frontului cresc˘ator al ceasului
0 X Q astreaz˘a starea, indiferent de intrarea D (este invalidat)
0/1 X X Q astreaz˘a starea, ˆıntre dou˘a fronturi active ale ceasului
Intrarea de validare poate interpretat˘a ¸si ca intrare care valideaz˘a ˆınc˘arcarea datelor ˆın bistabil (datele fiind
ment¸inute mai multe perioade de tact, ˆıntre dou˘a pulsuri succesive de ˆınc˘arcare).
Bistabilul RS are dou˘a intr˘ari de date care permit ˆın mod explicit trecerea bistabilului ˆın cele dou˘a st˘ari 0 ¸si 1.
Funct¸ionarea bistabilului RS este descris˘a de tabelul urm˘ator:
CK R S Q
+
Act¸iune
1 X 0 reseteaz˘a starea, 0
0 1 1 seteaz˘a starea, 1
0 0 Q astreaz˘a starea.
0/1 X X Q astreaz˘a starea, ˆıntre dou˘a fronturi active ale ceasului
Bistabilul RS se utilizeaz˘a pentru cazurile ˆın care trecerea ˆıntre st˘arile 0 ¸si 1 se face pe baza a dou˘a comenzi diferite.
Bistabilul T, ca orice bistabil, comut˘a exclusiv pe frontul activ al semnalului de ceas. Regula de comutare este
prezentat˘a ˆın tabelul urm˘ator:
CK T Q
+
Act¸iune
0 Q astreaz˘a starea
1 Q complementeaz˘a starea
0/1 X Q astreaz˘a starea, ˆıntre dou˘a fronturi active ale ceasului
Funct¸ionarea bistabilului T (Engl. ”Toggle = Comutare”) se poate descrie astfel: dac˘a T = 0 bistabilul ˆı¸si astreaz˘a
starea, dac˘a T = 1 bistabilul ˆı¸si complementeaz˘a/neag˘a starea. Se remarc˘a faptul a bistabilul T are nevoie de a se
init¸ializa asincron ˆıntr-o stare cunoscut˘a.
13.2. Pentru cei ce vor doar a promoveze examenul 171
O aplicat¸ie a bistabilului T const˘a ˆın obt¸inerea unui semnal cu perioad˘a dubl˘a fat¸˘a de semnalul de ceas, prin
conectarea acestuia cu intrarea T = 1. Aceast˘a proprietate este folosit˘a ¸si la realizarea num˘ar˘atoarelor binare.
Bistabilul JK combin˘a funct¸ionalitatea unui bistabil RS cu cea a unui bistabil T. Regula de comutare este prezen-
tat˘a ˆın tabelul urm˘ator:
CK J K Q
+
Act¸iune
0 0 Q astreaz˘a starea.
0 1 0 reseteaz˘a starea, 0
1 0 1 seteaz˘a starea, 1
1 1 Q complementeaz˘a starea.
0/1 X X Q astreaz˘a starea, ˆıntre dou˘a fronturi active ale ceasului
Bistabilul JK funct¸ioneaz˘a ca un bistabil T dac˘a se realizeaz˘a conectarea intr˘arilor J = K = T .
Bistabilele pot avea facilitatea de init¸ializare asincron˘a ˆıntr-o anumit˘a stare logic˘a. Intr˘arile asincrone Set sau Reset
sunt prioritare fat¸˘a de semnalul de ceas (ˆı¸si realizeaz˘a funct¸ia independent de aparit¸ia frontului activ al semnalului
de ceas).
ˆ
In simbolurile bloc, exist˘a intr˘ari dedicate pentru intr˘arile asincrone. Intr˘arile asincrone pot active fie ˆın
starea 1 fie ˆın starea 0.
Simboluri utilizate pentru latch-uri ¸si bistabile sunt prezentate ˆın figura 13.3.
a) b) c) d)
e) f) g) h)
Figura 13.3 Simboluri de latch-uri ¸si bistabile: a) Latch RS cu ceas, b) Latch D cu ceas, c) Bistabil D, d) Bistabil D cu
validare e) Bistabil D cu reset asincron, f) Bistabil RS, g) Bistabil T, h) Bistabil JK.
Extensia paralel a unui bistabil poart˘a numele de registru. Simbolul bloc ¸si structura unui registru de 4 bit¸i
implementat cu bistabile D sunt prezentate ˆın figura 13.4.
Figura 13.4 Registru D: simbol bloc ¸si structur˘a.
13.2 Pentru cei ce vor doar a promoveze examenul
1. Descriet¸i funct¸ionarea structurilor de latch-uri cu ceas prezentate ˆın figura 13.3.
172 LECT¸ IA 13. Latch-uri ¸si bistabile
2. Descriet¸i funct¸ionarea structurilor de latch-uri prezentate ˆın figura 13.5.
a) b)
Figura 13.5 a) Latch RS cu port¸i NAND, b) Latch RS cu port¸i NOR.
3. Care este diferent¸a dintre un ”latch D” ¸si un ”bistabil D”? Completat¸i formele de und˘a ale ie¸sirilor latch-ului ¸si
ale bistabilului ˆın cazul stimulilor de intrare prezentat¸i ˆın figura 13.6.
a)
b)
Figura 13.6 Stimuli pentru latch D ¸si bistabil D, problema 3.
Solut¸ie
Formele de und˘a generate sunt prezentate ˆın figura 13.7.
b)
Figura 13.7 Forme de und˘a generate de latch D ¸si de bistabil D, problema 3-b.
4. Care este diferent¸a dintre un ”bistabil T” ¸si un ”bistabil D”?
5. Proiectat¸i structura intern˘a a unui bistabil cu validare aand la dispozit¸ie un bistabil D ¸si un multiplexor 2:1.
13.3. Pentru cei ce vor a ˆınvet¸e 173
13.3 Pentru cei ce vor a ˆınvet¸e
1. Descriet¸i funct¸ionarea bistabilelor D/T/JK sub forma unor tabele de determinare a st˘arii viitoare pe baza st˘arii
prezente ¸si a intr˘arilor.
Solut¸ie
Bistabilul santioneaz˘a datele de intrare ˆın momentul frontului activ al semnalului de ceas. Pe baza acestora, se
determin˘a starea viitoare pe care o ment¸ine pe ie¸sire pe toat˘a durata perioadei de ceas, an˘a la urm˘atorul front
activ.
ˆ
In tabele s-a notat cu Q starea prezent˘a ¸si Q
+
starea viitoare a bistabilului. Toate comut˘arile au loc pe
frontul activ al semnalului de ceas.
D Q Q
+
Act¸iune T Q Q
+
Act¸iune
0 X 0 copiaz˘a intrarea D 0 0 0 astreaz˘a starea
1 X 1 copiaz˘a intrarea D 0 1 1 astreaz˘a starea
1 0 1 complementeaz˘a starea
1 1 0 complementeaz˘a starea
J K Q Q
+
Act¸iune
0 0 0 0 astreaz˘a starea
0 0 1 1 astreaz˘a starea
0 1 X 0 reseteaz˘a starea
1 0 X 1 seteaz˘a starea
1 1 0 1 complementeaz˘a starea
1 1 1 0 complementeaz˘a starea
2. Asociat¸i circuitele prezentate ˆın figura 13.8 cu funct¸iile implementate de acestea:
a)
circuit de ˆıntˆarziere cu dou˘a perioade de ceas;
b) detector de front pozitiv;
c) detector de front;
d) detector de front negativ.
a) b)
c) d)
Figura 13.8 Circuite cu bistabile D referite la problema 2.
3. Explicat¸i comportamentul circuitelor prezentate ˆın figura 13.9.
4. Determinat¸i formele de und˘a la ie¸sirea bistabilelor la aplicarea stimulilor prezentat¸i ˆın figura 13.10.
5. Semnalele CK ¸si D din figura 13.11-a sunt prezente pe intr˘arile unor circuite cu memorie. Precizat¸i tipul
circuitelor.
6. Semnalele CK ¸si D din figura 13.11-b sunt prezente pe intr˘arile unui bistabil D activ pe frontul descresc˘ator.
Care form˘a de und˘a corespunde ie¸sirii bistabilului?
7. La intrarea a dou˘a bistabile, unul D ¸si altul T (figura 13.12), se aplic˘a un semnal IN cu forma de und˘a prezentat˘a
ˆın figur˘a. a se determine formele de und˘a ale ie¸sirilor celor dou˘a bistabile Q
DF F
¸si Q
T F F
.
174 LECT¸ IA 13. Latch-uri ¸si bistabile
a)
b)
Figura 13.9 Circuite cu bistabile D ¸si port¸i logice, referite la problema 3.
a) b)
c) d)
Figura 13.10 Stimuli pentru bistabile (problema 4).
8. Proiectat¸i un circuit cu bistabile care prezina la ie¸sire un puls de at¸ime 8 perioade de ceas la fiecare puls primit
pe intrare, indiferent de durata acestuia. Prezentat¸i condit¸iile de funct¸ionare ale circuitului.
Solut¸ie
Aparit¸ia pulsului p oate detectat˘a cu un circuit format dintr-o poart˘a AND cu o intrare negat˘a ¸si un bistabil.
Bistabilul va ˆın stare 0 dac˘a X = 1 ˆın tactul curent ¸si X = 0 ˆın tactul anterior (deci a existat un front cresc˘ator
ˆın perioada anterioar˘a de ceas). at¸imea pulsului pe ie¸sirea bistabilului detector de front este ˆıntotdeauna o
singur˘a perioad˘a de ceas. Acest puls se trece printr-o serie de 7 bistabile D ¸si se obt¸in versiuni ˆıntˆarziate cu
an˘a la 7 p erioade de ceas. O poart˘a OR colecteaz˘a toate cele 8 pulsuri generˆand un puls de at¸ime egal˘a cu
8 perioade de ceas. Circuitul este prezentat ˆın figura 13.13. Pentru cre¸sterea frecvent¸ei de lucru, se recomand˘a
trecerea ie¸sirii port¸ii OR printr-un alt bistabil (pulsul obt¸inˆandu-se cu o ˆıntˆarziere de un tact, dar evitˆandu-se
ie¸sirea combinat¸ional˘a).
9. Realizat¸i urm˘atoarele conversii de bistabile (implementat¸i bistabilul de tip precizat ˆın partea stˆang˘a folosind
bistabilul propus ˆın partea dreapt˘a ¸si port¸i logice suplimentare).
a) bistabil D cu bistabil T, d) bistabil D cu bistabil JK,
b) bistabil T cu bistabil D, e) bistabil T cu bistabil JK,
c) bistabil JK cu bistabil D, f) bistabil JK cu bistabil T.
Solut¸ie
b) Tabelul de funct¸ionare pentru bistabilul T este prezentat la problema 1. Intrarea bistabilului D trebuie
generat˘a dintr-un circuit combinat¸ional pe baza stimulului T ¸si a st˘ari curente a bistabilului Q. Tabelul de
adev˘ar care descrie acest circuit logic este:
13.3. Pentru cei ce vor a ˆınvet¸e 175
a) b)
Figura 13.11 Forme de und˘a: a) problema 5, b) problema 6.
Figura 13.12 Circuit ¸si forme de und˘a p entru problema 7.
T Q D
0 0 0
0 1 1
1 0 1
1 1 0
S-au considerat toate cele 4 variante T ¸si Q. Coloana D s-a determinat ca aspuns la ˆıntrebarea: ”care este starea
viitoare a bistabilului D dac˘a starea curent˘a este Q ¸si aceasta se schimb˘a conform funct¸iei unui bistabil T, pe
baza stimulului T”?
Se observ˘a a bistabilul T poate structurat dintr-un bistabil D ¸si o poart˘a XOR, pe baza ecuat¸iei D = T Q,
conform figurii 13.14-b.
d) Tabelul de funct¸ionare pentru bistabilul JK este prezentat la problema 1. Analizˆand tabelul se observ˘a a
dac˘a intr˘arile J ¸si K sunt complementare (K = J) atunci bistabilul se comp ort˘a ca un bistabil D, fiind capabil
Figura 13.13 Puls de at¸ime 8 perioade de ceas, problema 8.
176 LECT¸ IA 13. Latch-uri ¸si bistabile
b) d) e)
Figura 13.14 Conversie de bistabile: b) din D ˆın T, d) din JK ˆın D, e) din JK ˆın T.
doar a memoreze intrarea D pentru o perioad˘a de tact. Circuitul de conversie a unui bistabil JK ˆıntr-un bistabil
D este prezentat ˆın figura 13.14-d.
f) Conform tabelelor prezentate la problema 1, se observ˘a a dac˘a J = K = T bistabilele JK ¸si T se comport˘a
identic. Dac˘a un bistabil JK are intr˘arile J ¸si K conectate ˆımpreun˘a se comport˘a ca un bistabil T. Circuitul de
conversie a unui bistabil JK ˆıntr-un bistabil T este prezentat ˆın figura 13.14-e.
10. Implementat¸i un bistabil JK utilizˆand un bistabil D, un multiplexor 2:1 ¸si un inversor.
Solut¸ie
Circuitul proiectat are 2 intr˘ari, J ¸si K. Circuitul are structura unui automat implementat cu bistabil D. Pe
baza tabelului de adev˘ar al bistabilului JK, se construie¸ste tabelul de tranzit¸ii al automatului, ˆın succesiunea:
- se construie¸ste tabelul cu 2 intr˘ari (J ¸si K), un bit de stare prezent˘a (Q) ¸si un bit de stare viitoare Q
+
= D;
- se completeaz˘a tabelul cu st˘arile 0 ¸si 1 asociate tuturor combinat¸iilor intr˘arilor (ˆın total 2 × 4 = 8 anduri);
- se completeaz˘a coloana st˘arii viitoare, conform tabelului de funct¸ionare a bistabilului JK, prezentat la problema
1.
J K Q Q
+
= D
0 0 0 0
0 1 0 0
1 0 0 1
1 1 0 1
0 0 1 1
0 1 1 0
1 0 1 1
1 1 1 0
Prin minimizarea funct¸iei D(J, K, Q) cu diagrama V-K, rezult˘a: D = J · Q + K · Q
Se observ˘a a funct¸ia D poate implementat˘a cu multiplexor 2:1 dac˘a pe intrarea de select¸ie se aplic˘a Q. Rezult˘a
circuitul prezentat ˆın figura 13.15.
Figura 13.15 Conversie din bistabil D ˆın bistabil JK, problema 10.
11. La ie¸sirea unor bistabile D se observ˘a semnale cu formele de und˘a prezentate ˆın figura 13.16-a. a se determine
formele de und˘a ale semnalelor la intr˘arile bistabilelor D.
12. La ie¸sirea unor bistabile T se observ˘a semnale cu formele de und˘a prezentate ˆın figura 13.16-b. a se determine
formele de und˘a ale semnalelor la intr˘arile bistabilelor T.
13. Se consider˘a circuitele din figurile 13.17-a,b. La o ie¸sire se observ˘a forma de und˘a din figur˘a. a se determine
formele de und˘a ale semnalelor de la ie¸sirile celorlalte bistabile.
13.3. Pentru cei ce vor a ˆınvet¸e 177
a) b)
Figura 13.16 Forme de und˘a la ie¸sirea unor bistabile D (problema 11) ¸si bistabile T (problema 12).
a) b)
Figura 13.17 Circuite ¸si forme de und˘a pentru problema 13.
14. Se consider˘a circuitul din figura 13.18-a. La ie¸sirea Q
T
se observ˘a forma de und˘a din figur˘a. a se deter-
mine formele de und˘a ale semnalelor de la ie¸sirile celorlalte bistabile. Explicat¸i de ce formele formele de und˘a
determinate nu sunt unice.
15. Proiectat¸i un circuit de ”vot majoritar” care prime¸ste secvent¸ial pe intrare valorile de adev˘ar ale voturilor ¸si
prezina la ie¸sire starea logic˘a a majorit˘at¸ii ultimelor 3 valori primite.
Solut¸ie
Intrarea se ˆıntˆarzie prin dou˘a bistabile D, astfel ˆıncˆat la un moment dat pot accesate ultimele 3 valori ale
intr˘arii. Pe baza celor 3 valori, se determin˘a valoarea majorit˘atii (”2 din 3”) cu un circuit combinat¸ional.
16. Analizat¸i circuitul prezentat ˆın figura 13.19-a.
Solut¸ie
Circuitul este folosit pentru filtrarea pulsurilor mai scurte de 3 perioade de ceas. Starea ie¸sirii se modific˘a doar
dac˘a pe intrare starea amˆane constana cel put¸in 3 perioade de ceas. Circuitul este folosit pentru ”cur˘at¸area”
unui semnal de intrare de posibile zgomote de scurt˘a durat˘a (ˆın acest caz, mai scurte decˆat 3 perioade de ceas).
Forme de und˘a explicative sunt prezentate ˆın figura 13.19-b.
178 LECT¸ IA 13. Latch-uri ¸si bistabile
a) b)
Figura 13.18 Circuit ¸si forme de und˘a pentru problema 14.
a)
b)
Figura 13.19 a) Circuit de analizat, b) forme de und˘a, (problema 16).
13.4 Pentru cei ce vor a devin˘a profesioni¸sti
Latch D cu ceas (cod Verilog)
always @(CK)
if (CK) Q <= D;
Bistabil D (cod Verilog)
always @(posedge CK)
Q <= D;
Bistabil D cu reset asincron (cod Verilog)
always @(posedge CK or posedge reset)
if (reset) Q <= 1’b0; else
Q <= D;
Bistabil T cu reset asincron (cod Verilog)
always @(posedge CK or posedge reset)
if (reset) Q <= 1’b0; else
if (T) Q <= ~Q;
13.4. Pentru cei ce vor a devin˘a profesioni¸sti 179
Bistabil D cu validare (cod Verilog)
always @(posedge CK or posedge reset)
if (reset) Q <= 1’b0; else
if (E) Q <= D;
Bistabil RS, set prioritar (cod Verilog)
always @(posedge CK or posedge reset)
if (reset) Q <= 1’b0; else
if (S) Q <= 1’b1; else
if (R) Q <= 1’b0;
1. Care este deosebirea de implementare a unui reset asincron fat¸˘a de un reset sincron?
2. Justificat¸i valoarea de adev˘ar a afirmat¸iei: ”Un circuit logic ˆın a arui component¸˘a intr˘a doar port¸i NAND este
strict un circuit combinat¸ional”.
Solut¸ie
Afirmat¸ia este fals˘a. Dac˘a se ˆınchid bucle ˆıntre ie¸sirile ¸si intr˘arile unui circuit combinat¸ional, circuitul ˆı¸si schima
comportamentul.
ˆ
In funct¸ie de circuit ¸si de num˘arul de inversoare conectate ˆın bucl˘a se poate obt¸ine o funct¸ionare
oscilana sau o memorare a st˘arii (figura 13.20).
a) b)
Figura 13.20 Circuite combinat¸ionale cu o bucl˘a ˆıntre ie¸sire ¸si intrare. a) Num˘ar impar de inversoare - circuit oscilant; b)
Num˘ar par de inversoare - circuit cu memorie, latch.
3. Proiectat¸i un circuit secvent¸ial cu bistabile D cu o intrare ¸si o ie¸sire. at¸imea pulsului prezentat la ie¸sire este
ˆıntotdeauna un num˘ar par de perioade de ceas, astfel:
- dac˘a pulsul de intrare are at¸imea un num˘ar par de perioade de ceas, pulsul de ie¸sire are aceea¸si at¸ime ¸si este
ˆın faz˘a cu pulsul de intrare;
- dac˘a pulsul de intrare are at¸imea un num˘ar impar de perioade de ceas, pulsul de ie¸sire are at¸imea mai mare cu
o perioad˘a de ceas fat¸˘a de pulsul de intrare (ˆıncep e ˆın faz˘a cu pulsul de intrare ¸si se termin˘a cu un tact ˆıntˆarziere
fat¸˘a de acesta).
ˆ
Intre dou˘a pulsuri consecutive exist˘a o pauz˘a de minimum dou˘a perioade de tact. Formele de und˘a caracteristice
sunt prezentate ˆın figura 13.21.
Figura 13.21 Forme de und˘a pentru circuitul care prezint˘a la ie¸sire pulsuri de at¸ime egal˘a cu un num˘ar par de perioade de
ceas (problema 3).
4. Proiectat¸i un circuit secvent¸ial cu bistabile D cu o intrare ¸si o ie¸sire. at¸imea pulsului prezentat la ie¸sire este
ˆıntotdeauna un num˘ar multiplu de 3 perioade de ceas, astfel:
- dac˘a pulsul de intrare are at¸imea un num˘ar de perioade de ceas multiplu de 3, pulsul de ie¸sire are aceea¸si
at¸ime ¸si este ˆın faz˘a cu pulsul de intrare;
- dac˘a pulsul de intrare nu are at¸imea un num˘ar de perioade de ceas multiplu de 3, pulsul de ie¸sire are at¸imea
egal˘a cu cel mai mic num˘ar de perioade de ceas, multiplu de 3, mai mare decˆat at¸imea pulsului de intrare.
(ˆıncepe ˆın faz˘a cu pulsul de intrare ¸si se termin˘a cu un tact sau dou˘a ˆınarziere fat¸˘a de acesta).
ˆ
Intre dou˘a pulsuri consecutive exist˘a o pauz˘a de minimum trei perioade de tact.