Dan NICULA
ELECTRONIC
˘
A DIGITAL
˘
A
Carte de ˆınat¸˘atur˘a 2.0
Editura Universit˘at¸ii TRANSILVANIA din Bra¸sov
ISBN 978-606-19-0563-8
2015
Lect¸ia 11
Dispozitive programabile combinat¸ionale
11.1 Not¸iuni teoretice
Dispozitive programabile (Engl. ”PLD = Programmable Logic Devices”) sunt dispozitive cu structur˘a fix˘a care prin
programare pot determina un circuit combinat¸ional cu funct¸ii de transfer configurabile. Programabilitatea trebuie
ˆınt¸eleas˘a ca fiind modificarea funct¸iei de transfer printr-o particularizare explicit˘a a unor resurse. Exist˘a dispozi-
tive care se pot particulariza/programa o singur˘a dat˘a (Engl. ”OTP = One Time Programmable”) ¸si dispozitive
programabile de mai multe ori, cu configurat¸ii diferite, denumite dispozitive re-programabile.
Principiul care st˘a la baza dispozitivelor combinat¸ionale programabile const˘a ˆın implementarea oric˘arei funct¸ii
logice exprimat˘a ˆın FCND (sum˘a de produse) pe o structur˘a format˘a din dou˘a nivele logice: nivelul de port¸i AND
care formeaz˘a expresiile produs ¸si nivelul de port¸i OR care adun˘a ie¸sirile port¸ilor AND pentru a genera funct¸iile de
ie¸sire. Structura programabil˘a este reprezentat˘a ˆın figura 11.1.
Figura 11.1 Structuri combinat¸ionale programabile.
ˆ
In funct¸ie de programabilitatea sau nu a celor dou˘a matrici AND ¸si OR, dispozitivele programabile se pot clasifica
conform tabelului:
Tip dispozitiv Matrice AND Matrice OR
ROM Fix din fabric˘a Programabil de atre utilizator
PLA Programabil de atre utilizator Programabil de atre utilizator
PAL Programabil de atre utilizator Fix din fabric˘a
Memoria ROM (Read Only Memory) este un circuit logic combinat¸ional realizat ca un dispozitiv programabil avˆand
un nivel AND fix ¸si complet (ˆın interiorul structurii se genereaz˘a tot¸i mintermii asociat¸i intr˘arilor) ¸si un nivel OR
146 LECT¸ IA 11. Dispozitive programabile combinat¸ionale
configurabil. Intr˘arile ˆın ROM sunt considerate adresele iar ie¸sirile sunt considerate datele citite din memorie.
ˆ
Intreaga
memorie poate azut˘a ca fiind matrice ˆın care datele sunt stocate ˆın locat¸ii pe baza unei adrese. Simbolul bloc al
unei memorii ROM 2
N
× M este prezentat ˆın figura 11.2. S-au notat cu N num˘arul de bit¸i de adres˘a (ˆın total 2
N
adrese) ¸si cu M num˘arul de bit¸i de date.
Figura 11.2 Simbol bloc al memoriei ROM 2
N
× M.
Implementarea unui circuit logic combinat¸ional cu ROM nu necesit˘a minimizarea funct¸iilor. Intr˘arile sunt asociate
cu bit¸ii de adres˘a ai circuitului ROM iar ie¸sirile circuitului combinat¸ional se obt¸in de la datele memoriei ROM.
Implementarea const˘a ˆın realizarea schemei de conectare a memoriei ROM ¸si a tabelului de programare a acesteia
(adrese, date).
Structura ROM prezint˘a primul nivel AND complet, implementat sub forma unui deco dificator care genereaz˘a tot¸i
mintermii asociat¸i intr˘arilor. Nivelul OR cont¸ine un num˘ar de port¸i programabile egal cu num˘arul de ie¸siri. Pe un
circuit ROM 2
N
× M pot implementate orice M funct¸ii care depind de acelea¸si N intr˘ari.
Figura 11.3 Structura ROM 2
5
× 8.
Circuitele PLA (Programmable Logic Array) au ambele nivele AND ¸si OR programabile de atre utilizator. Primul
nivel, AND, implementeaz˘a implicant¸i primi, iar al doilea nivel, OR, une¸ste anumit¸i implicant¸i primi (configurabili)
pentru a realiza anumite funct¸ii (nu orice funct¸ii). Implementarea circuitelor logice combinat¸ionale cu PLA necesit˘a
minimizare deoarece acestea nu genereaz˘a ˆın structura lor decˆat un num˘ar limitat de implicant¸i primi (spre deosebire
de memoriile ROM care genereaz˘a tot¸i mintermii asociat¸i intr˘arilor). Structura PAL este limitat˘a atˆat pe nivelul AND
at ¸si pe nivelul OR.
Figura 11.4 prezint˘a o structur˘a generic˘a de PAL aand 6 port¸i AND pe primul nivel logic ¸si 4 port¸i OR pe al doilea
nivel logic. Port¸ile AND au ate 8 intr˘ari, posibil de conectat la cele 4 intr˘ari (negate sau ne-negate). Pe nivelul AND
se pot genera 8 implicant¸i primi, posibil de utilizat ˆın expresiile tuturor celor 4 funct¸ii de ie¸sire.
Port¸ile OR au ate 6 intr˘ari, posibil de conectat la cele ie¸sirile celor 6 porti AND de pe primul nivel, realizˆand astfel
funct¸ii cu maximum 6 implicant¸i primi.
Circuitele PAL (Programmable Array Logic) au nivelul AND programabil de atre utilizator ¸si nivelul OR fix. Primul
nivel, AND, implementeaz˘a implicant¸i primi, iar al doilea nivel, OR, une¸ste implicant¸ii primi pentru a realiza anumite
funct¸ii (nu orice funct¸ii). Implementarea circuitelor logice combinat¸ionale cu PAL necesit˘a minimizare deoarece acestea
11.1. Not¸iuni teoretice 147
Figura 11.4 Structura PLA cu 4 intr˘ari, 6 port¸i AND configurabile pe primul nivel, 4 port¸i OR configurabile pe al doilea nivel
¸si 4 ie¸siri.
nu genereaz˘a ˆın structura lor decˆat un num˘ar limitat de implicant¸i primi (spre deosebire de memoriile ROM care
genereaz˘a tot¸i mintermii aso ciat¸i intr˘arilor). Structura PLA este limitat˘a atˆat pe nivelul AND at ¸si pe nivelul OR.
Mai mult, fat¸˘a de PLA, un circuit PAL nu poate utiliza un implicant prim decˆat pentru o singur˘a ie¸sire. Dac˘a dou˘a
ie¸siri cont¸in ˆın expresiile lor acela¸si implicant prim, acesta trebuie programat de dou˘a ori, odat˘a ˆın structura OR fix˘a
a primei ie¸siri ¸si alt˘a dat˘a ˆın structura OR fix˘a a celei de-a doua ie¸siri.
Figura 11.5 prezint˘a o structur˘a generic˘a de PAL cu 4 intr˘ari ¸si 2 ie¸siri. Pe nivelul AND, fiecare din cele dou˘a ie¸siri
au asociat¸i ate 4 implicant¸i primi. Pe nivelul OR, fix, exist˘a ate o poart˘a OR pentru fiecare ie¸sire.
Figura 11.5 Structura PAL cu 4 intr˘ari, 2 × 4 port¸i AND configurabile pe primul nivel, 2 port¸i OR fixe pe al doilea nivel ¸si 2
ie¸siri.
148 LECT¸ IA 11. Dispozitive programabile combinat¸ionale
11.2 Pentru cei ce vor doar a promoveze examenul
1. Implementat¸i cu ROM un circuit logic combinat¸ional care realizeaz˘a operat¸ia de ridicare la putere A
B
cu operanzi
numere naturale codificate pe ate 2 bit¸i.
Solut¸ie
Operandul A {1, 2, 3}, operandul B {0, 1, 2, 3}.
Rezult˘a a cel mai mare rezultat este 3
3
= 27, posibil de codificat pe 5 bit¸i.
Pentru implementare este necesar˘a o memorie ROM de dimensiune 2
4
× 5. Conectarea memoriei ROM este
prezentat˘a ˆın figura 11.6.
Figura 11.6 Implementarea cu ROM 2
4
× 5 a circuitului aritmetic descris la problema 1.
Tabelul cu cont¸inutul memoriei este urm˘atorul:
Numere naturale Binar ROM
A B A
B
A[1 : 0] B[1 : 0] A
B
Adresa[3:0] Data[4:0]
0 0 X 00 00 XXXXX 0000 = 0|
10
XXXXX = X|
10
0 1 X 00 01 XXXXX 0001 = 1|
10
XXXXX = X|
10
0 2 X 00 10 XXXXX 0010 = 2|
10
XXXXX = X|
10
0 3 X 00 11 XXXXX 0011 = 3|
10
XXXXX = X|
10
1 0 1 01 00 00001 0100 = 4|
10
00001 = 1|
10
1 1 1 01 01 00001 0101 = 5|
10
00001 = 1|
10
1 2 1 01 10 00001 0110 = 6|
10
00001 = 1|
10
1 3 1 01 11 00001 0111 = 7|
10
00001 = 1|
10
2 0 1 10 00 00001 1000 = 8|
10
00001 = 1|
10
2 1 2 10 01 00010 1001 = 9|
10
00010 = 2|
10
2 2 4 10 10 00100 1010 = 10|
10
00100 = 4|
10
2 3 8 10 11 01000 1011 = 11|
10
01000 = 8|
10
3 0 1 11 00 00001 1100 = 12|
10
00001 = 1|
10
3 1 3 11 01 00011 1101 = 13|
10
00011 = 3|
10
3 2 9 11 10 01001 1110 = 14|
10
01001 = 9|
10
3 3 27 11 11 11011 1111 = 15|
10
11011 = 27|
10
2. a se realizeze un modul de memorie ROM 8K × 16 utilizˆand circuite ROM 2K × 8.
a se identifice chip-ul defect dac˘a la citirea memorie se determin˘a urm˘atoarele erori:
a) La adresa 666 se cite¸ste #ABCD de¸si trebuia a se citeasc˘a #ABCC.
b) La adresa 6666 se cite¸ste #7777 de¸si trebuia a se citeasc˘a #6666.
c) La adresa 4000 se cite¸ste #ABCD de¸si trebuia a se citeasc˘a #ABCC.
d) La adresa 2012 se cite¸ste #D EAD de¸si trebuia a se citeasc˘a #DEED.
Solut¸ie
Pentru a realiza modulul de memorie 8K × 16 sunt necesare 4 × 2 = 8 chip-uri 2K × 8. Modulul are 13 bit¸i
de adres˘a iar chip-ul are doar 11 bit¸i de adres˘a. Cei mai put¸in semnificativi 11 bit¸i se conecteaz˘a pe porturile
de adres˘a ale tuturor chip-urilor, adresˆand simultan toate chip-urile. Cei mai semnificativi 2 bit¸i ai adresei
modulului selecteaz˘a chip-ul ale arui date vor prezentate pe ie¸sirea modulului. Cuvˆantul de date citite de 16
bit¸i se obt¸ine din concatenarea a dou˘a grupuri de ate 8 bit¸i generat¸i de dou˘a chip-uri adiacente.
11.2. Pentru cei ce vor doar a promoveze examenul 149
Figura 11.7 Mo dul ROM 8K × 16 implementat cu chip-uri ROM 2K × 8.
Pentru a determina andul chip-ului defect se converte¸ste ˆın binar adresa ¸si se deduc valorile celor mai semni-
ficativi doi bit¸i (care selecteaz˘a multiplexorul). Circuitul este prezentat ˆın figura 11.7.
a) Adresa 666|
10
= 0 0010 1001 1010|
2
= 00 01010011010, adreseaz˘a andul cu chip-urile #1 ¸si #0.
Diferent¸a ˆın cont¸inutul datelor ˆıntre #ABCD ¸si #ABCC este la bitul 0, care este stocat ˆın chip-ul din dreapta.
Deci, chip-ul defect este chip-ul #0.
3. a se implementeze cu ROM 64 × 1 funct¸ia:
Y (A, B, C, D, E, F ) =
(0, 1, 2, 3, 4, 5, 6, 9, 11, 12, 13, 15, 16, 19, 21, 25, 26, 28, 29, 30, 31, 33, 34, 36, 37, 39 , 41, 44, 45,
46, 49, 51, 53, 55, 57, 59, 60, 61, 62)
Solut¸ie
Implementarea cu ROM a circuitelor logice combinat¸ionale nu necesit˘a minimizarea funct¸iilor.
ˆ
In cazul ˆın
care num˘arul de bit¸i de adres˘a pentru ROM este egal cu num˘arul de intr˘ari ale funct¸iei, variabilele funct¸iei se
conecteaz˘a direct pe intr˘arile de adrese ale circuitului ROM. Datele citite din ROM reprezint˘a funct¸ia. Parti-
cularizarea funct¸iei const˘a ˆın cont¸inutul memoriei ROM, descris printr-un tabel de corespondent¸˘a adres˘a-date.
Circuitul este prezentat ˆın figura 11.8. Tabelul cu cont¸inutul memoriei ROM cont¸ine 1 la adresele a aror valoare
apare ˆın forma canonic˘a a funct¸iei Y ¸si 0 ˆın rest.
4. Care este diferent¸a dintre circuitele PAL ¸si circuitele PLA?
150 LECT¸ IA 11. Dispozitive programabile combinat¸ionale
Figura 11.8 Implementare cu ROM 64 × 1, problema 3.
11.3 Pentru cei ce vor a ˆınvet¸e
1. a se implementeze pe o structur˘a de circuit PLA generic un convertor de cod din BCD pentru o matrice de
afi¸sare pe 7 segmente.
Solut¸ie
Minimizarea corelat˘a este tehnica uzual˘a pentru obt¸inerea funct¸iilor de implementat pe circuite PLA deoarece
aceste circuite au resurse interne limitate pe nivelul de AND programabil. Tabelul de adev˘ar pentru conversia
din cod BCD ˆın 7 segmente este:
A B C D S
0
S
1
S
2
S
3
S
4
S
5
S
6
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
0 0 1 0 1 1 0 1 1 0 1
0 0 1 1 1 1 1 1 0 0 1
0 1 0 0 0 1 1 0 0 1 1
0 1 0 1 1 0 1 1 0 1 1
0 1 1 0 1 0 1 1 1 1 1
0 1 1 1 1 1 1 0 0 0 0
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 0 1 1
1 0 1 0 x x x x x x x
1 0 1 1 x x x x x x x
1 1 0 0 x x x x x x x
1 1 0 1 x x x x x x x
1 1 1 0 x x x x x x x
1 1 1 1 x x x x x x x
Utilizˆand reprezentarea funct¸iilor cu diagrame V-K, se obt¸in formele minime ale celor 7 funct¸ii de ie¸sire (figura
11.9):
S
0
= A + B · D + C + B · D
S
1
= A + C · D + C · D + B
S
2
= A + B + C + D
S
3
= B · D + C · D + B · C · D + B · C
S
4
= B · D + C · D
S
5
= A + C · D + B · D + B · C
S
6
= A + C · D + B · C + B · C
Funct¸iile minimizate independent cont¸in 14 termeni produs diferit¸i ¸si necesit˘a, la o implementare cu circuit
PLA, 14 port¸i programabile AND. Acest num˘ar de port¸i AND poate redus dac˘a se minimizeaz˘a corelat cele 7
funct¸ii.
ˆ
In figura 11.10 sunt prezentate diagramele V-K cu o minimizare corelat˘a a celor 7 funct¸ii. S-a autat a se
identifice implicant¸i primi, nu neap˘arat esent¸iali, care a fie comuni la at mai multe diagrame V-K obt¸inˆandu-se
urm˘atoarele expresii pentru cele 7 ie¸siri:
S
0
= I + II + III + IV + V = B · C · D + C · D + B · D + A + B · C · D
S
1
= V I + V II + II + III = B · D + C · D + C · D + B · D
S
2
= V I + I + V II + II + V = B · D + B · C · D + C · D + C · D + B · C · D
S
3
= V III + I + III + V = B · C + B · C · D + B · D + B · C · D
11.3. Pentru cei ce vor a ˆınvet¸e 151
S
0
S
1
S
2
S
3
S
4
S
5
S
6
Sg
Figura 11.9 Minimizare individual˘a pe diagramele V-K, problema 1.
S
4
= III + V = B · D + B · C · D
S
5
= IX + V II + IV + V = B · C + C · D + A + B · C · D
S
6
= IX + V III + IV + V = B · C + B · C + A + B · C · D
Funct¸iile corelate cont¸in numai 9 termeni produs diferit¸i. Deci, pentru implementare sunt necesare 9 port¸i AND
programabile. Circuitul rezultat este prezentat ˆın figura 11.11.
2. a se implementeze cu o memorie ROM un conventor de cod din BCD ˆın 7 segmente. Circuitul are 4 intr˘ari ¸si
7 ie¸siri.
Solut¸ie
Memoria ROM necesar˘a are dimensiune 2
4
× 7. Modul de conectare este prezentat ˆın figura 11.12.
Cont¸inutul memoriei ROM este prezentat ˆın tabel:
152 LECT¸ IA 11. Dispozitive programabile combinat¸ionale
S
0
S
1
S
2
S
3
S
4
S
5
S
6
Sg
Figura 11.10 Minimizare corelat˘a pe diagramele V-K, problema 1.
Adres˘a [3 : 0] = {ABCD} Data [6 : 0] = S
0123456
(hex)
0000 = 0|
10
111 1110 = 7EH
0001 = 1|
10
011 0000 = 30H
0010 = 2|
10
110 1101 = 6DH
0011 = 3|
10
111 1001 = 79H
0100 = 4|
10
011 0011 = 33H
0101 = 5|
10
101 1011 = 5BH
0110 = 6|
10
101 1111 = 5F H
0111 = 7|
10
111 0000 = 70H
1000 = 8|
10
111 1111 = 7F H
1001 = 9|
10
111 1011 = 7BH
1010 = 10|
10
XXX XXXX = XXH
1011 = 11|
10
XXX XXXX = XXH
1100 = 12|
10
XXX XXXX = XXH
1101 = 13|
10
XXX XXXX = XXH
1110 = 14|
10
XXX XXXX = XXH
1111 = 15|
10
XXX XXXX = XXH
3. a se implementeze pe structuri generice PLA ¸si PAL (cu patru termeni produs pe fiecare poart˘a OR) un
11.3. Pentru cei ce vor a ˆınvet¸e 153
Figura 11.11 Implementarea convertorului din cod BCD ˆın cod matrice cu ¸sapte segmente pe un circuit PLA generic, problema
1.
Figura 11.12 Memoria ROM pentru implementarea convertorului din cod BCD ˆın cod matrice cu 7 segmente.
convertor din BCD ˆın cod Gray.
Solut¸ie
Tabelul de adev˘ar este:
Intr˘ari BCD Ie¸siri Gray
B
3
B
2
B
1
B
0
G
3
G
2
G
1
G
0
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 1 0
0 1 0 0 0 1 1 0
0 1 0 1 1 1 1 0
0 1 1 0 1 0 1 0
0 1 1 1 1 0 1 1
1 0 0 0 1 0 0 1
1 0 0 1 1 0 0 0
1 0 1 0 x x x x
1 0 1 1 x x x x
1 1 0 0 x x x x
1 1 0 1 x x x x
1 1 1 0 x x x x
1 1 1 1 x x x x
154 LECT¸ IA 11. Dispozitive programabile combinat¸ionale
Implemenarile cu PAL sau PLA necesit˘a exprimarea funct¸iilor printr-o form˘a minim˘a. Utilizˆand diagramele
V-K, figura 11.13, se obt¸in formele minime:
G
3
G
2
G
1
G
0
Figura 11.13 Diagramele V-K ale convertorului din cod BCD ˆın cod Gray, problema 3.
G
3
= I + II + III = B
3
+ B
2
· B
0
+ B
2
· B
1
G
2
= IV = B
2
· B
1
G
1
= V + V I = B
2
+ B
1
G
0
= V II + V III + IX + X = B
3
· B
2
· B
1
· B
0
+ B
2
· B
1
· B
0
+ B
3
· B
0
+ B
2
· B
1
· B
0
Implemenarile cu PAL ¸si PLA sunt prezentate ˆın figurile 11.14-a, b.
4. a se implementeze urm˘atoarele funct¸ii cu o memorie ROM 64 × 4:
Y
1
(F, E, D, C, B, A) = F · D · B + F · D · B · A + F · E · D · C · B · A;
Y
2
(F, E, D, C, B, A) = F · E · D · A + F · E · C · A + F · E · D · C · B + F · E · D · C · B · A;
Y
3
(F, E, D, C, B, A) = F · E · D · B + F · E · D · C · A;
Y
4
(F, E, D, C, B, A) = F · E · D · A + F · E · D · C · B + F · E · D · C · B.
5. Utilizˆand circuite ROM de capacitate 256 × 8, ˆın care sunt ˆınscrise toate rezultatele ˆınmult¸irilor dintre numerele
reprezentate pe 4 bit¸i, precum ¸si circuite sumatoare de lungimi corespunz˘atoare, a se structureze un multiplicator
combinat¸ional pentru cuvinte de 8 bit¸i.
6. a se implementeze pe o structur˘a de circuit PLA generic un comparator digital pentru dou˘a cuvinte A ¸si B de
4 bit¸i. Circuitul genereaz˘a la ie¸sire funct¸iile: A = B, A > B ¸si A < B. Nu se primesc semnale pentru relat¸iile
de ordonare de la un modul comparator de rang superior.
7. Implementat¸i urm˘atoarele funct¸ii cu:
a) ROM 16 × 4;
b) dou˘a circuite ROM 8 × 4 ¸si 4 multiplexoare 2:1;
c) PLA, cu 4 intr˘ari, 4 ie¸siri, 6 port¸i AND programabile ¸si 4 port¸i OR programabile;
d) PAL, cu 4 intr˘ari, 4 ie¸siri, 3 port¸i AND programabile pentru fiecare ie¸sire.
F
1
= A · C + A · B · C + A · B · C · D
F
2
= A · C · D + A · B · C · D
11.4. Pentru cei ce vor a devin˘a profesioni¸sti 155
Figura 11.14 Implementarea pe circuite PAL ¸si PLA generice a convertorului din cod BCD ˆın cod Gray.
F
3
= B · C · D + A · C · B + A · B · C · D + A · C · B
F
4
= A · C · D + B · C · D + A · B · C · D + A · B · C
11.4 Pentru cei ce vor a devin˘a profesioni¸sti
1. Se consider˘a problema: ”Ana are o sum˘a de bani de la bunica.
ˆ
In fiecare zi cheltuie jum˘atate plus 1 leu din
suma pe care o are, dup˘a 3 zile ner˘amˆanˆand nimic. Ce sum˘a a avut init¸ial?”.
Solut¸ia problemei generalizate este:
SUM A = 2
ZI LE+1
2
a se implementeze un circuit combinat¸ional cu ROM 2
5
× 30 care a calculeze suma pe baza num˘arului de zile
pentru maximum o lun˘a (ZILE {1, 31}).
Solut¸ie
Rezolvarea problemei se poate face cu un circuit combinat¸ional care are la intrare num˘arul de zile (reprezentat
pe 5 bit¸i) ¸si la ie¸sire suma, reprezentat˘a pe 32 de bit¸i. Rezolvarea este evident˘a cu un circuit ROM 2
5
× 32.
ˆ
Ins˘a,
prin observarea valorilor stocate ˆın memorie se remarc˘a faptul a cei mai put¸in semnificativi 2 bit¸i ai rezultatului
au tot timpul aceea¸si valoare ”10”, deci ar putea a nu mai fie scri¸si ˆın memorie:
SUMA[1] = 0000_0000_0000_0000_0000_0000_0000_0010
SUMA[2] = 0000_0000_0000_0000_0000_0000_0000_0110
SUMA[3] = 0000_0000_0000_0000_0000_0000_0000_1110
SUMA[4] = 0000_0000_0000_0000_0000_0000_0001_1110
156 LECT¸ IA 11. Dispozitive programabile combinat¸ionale
...
SUMA[29] = 0011_1111_1111_1111_1111_1111_1111_1110
SUMA[30] = 0111_1111_1111_1111_1111_1111_1111_1110
SUMA[31] = 1111_1111_1111_1111_1111_1111_1111_1110
Circuitul este prezentat ˆın figura 11.15 iar tabelul de programare a ROM-ului este prezentat ˆın figura 11.16.
Figura 11.15 Circuit cu ROM care rezolv˘a ”problema Anei”.
11.4. Pentru cei ce vor a devin˘a profesioni¸sti 157
Adresa[4:0] Data[31:0]
0 00 0000 0000 0000 0000 0000 0000 0000
1 00 0000 0000 0000 0000 0000 0000 0000
2 00 0000 0000 0000 0000 0000 0000 0001
3 00 0000 0000 0000 0000 0000 0000 0011
4 00 0000 0000 0000 0000 0000 0000 0111
5 00 0000 0000 0000 0000 0000 0000 1111
6 00 0000 0000 0000 0000 0000 0001 1111
7 00 0000 0000 0000 0000 0000 0011 1111
8 00 0000 0000 0000 0000 0000 0111 1111
9 00 0000 0000 0000 0000 0000 1111 1111
10 00 0000 0000 0000 0000 0001 1111 1111
11 00 0000 0000 0000 0000 0011 1111 1111
12 00 0000 0000 0000 0000 0111 1111 1111
13 00 0000 0000 0000 0000 1111 1111 1111
14 00 0000 0000 0000 0001 1111 1111 1111
15 00 0000 0000 0000 0011 1111 1111 1111
16 00 0000 0000 0000 0111 1111 1111 1111
17 00 0000 0000 0000 1111 1111 1111 1111
18 00 0000 0000 0001 1111 1111 1111 1111
19 00 0000 0000 0011 1111 1111 1111 1111
20 00 0000 0000 0111 1111 1111 1111 1111
21 00 0000 0000 1111 1111 1111 1111 1111
22 00 0000 0001 1111 1111 1111 1111 1111
23 00 0000 0011 1111 1111 1111 1111 1111
24 00 0000 0111 1111 1111 1111 1111 1111
25 00 0000 1111 1111 1111 1111 1111 1111
26 00 0001 1111 1111 1111 1111 1111 1111
27 00 0011 1111 1111 1111 1111 1111 1111
28 00 0111 1111 1111 1111 1111 1111 1111
29 00 1111 1111 1111 1111 1111 1111 1111
30 01 1111 1111 1111 1111 1111 1111 1111
31 11 1111 1111 1111 1111 1111 1111 1111
Figura 11.16 Tabel de programare a circuitului ROM care rezolv˘a ”problema Anei”.